KUPEGA Hearing Aid SoC
KUPEGA Hearing Aid SoC
KUPEGA Hearing Aid SoC
- Initiales Tape-out
- 2024
Beteiligte Chipdesign Germany Mitglieder
Beschreibung
Der Lightweight Interleaver Network Accelerator (LINA) ist ein ultra-low-power KI-Beschleuniger für die Echtzeit-Audioverarbeitung auf dem KUPEGA Hearing Aid SoC. Er führt 2D-Convolution effizient aus, die grundlegende Operation von Convolutional-, Fully-Connected- und Recurrent-Neural-Networks. Ein flexibles Interleaver-Netzwerk teilt die Arbeitslast dynamisch zwischen Speicher und bis zu 128 Processing Elements auf, um die Auslastung zu maximieren und Datenbewegung zu minimieren. In 22 nm FD-SOI gefertigt, erreicht der ASIC bis zu 7339 GMACs/s/mW. Messungen zeigen 6,1 Millionen MACs in 1,6 ms bei 54 MHz und 4,97 mW bei längerer Verarbeitungszeit.
Technische Spezifikationen
- Chipfläche
- 6 mm²
- Transistoren
- 2200000
- Speicherblöcke
- SRAM (1.3 MiB)
- Leistungsaufnahme
- typ. 5 mW
- Versorgungsspannungen
- 0.5V, 0.65V, 0.8V, 1.8V
- Gehäuse
- QFN48
- Temperaturbereich
- -40 °C bis +125 °C
Architekturdetails
- Taktfrequenz
- 50 MHz
Förderung & Projektkontext
- Projekt
- Hearing4all 2.0
- Förderer
- DFG
- Förderkennzeichen
390895286- Laufzeit
- 2023-2025
Verwendete EDA-Tools
- Cadence Virtuoso (Analog Schematic & Layout)
- Cadence Genus (Digital Synthese)
- Cadence Innovus (Digital Place & Route)
- ModelSim (Simulation)
- Vivado (Emulation)
Verifikationsmethoden
- Simulation
- FPGA-Prototyping
- Post-Silicon-Bring-up
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